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简化verilog编码的全套解决方案

简化verilog编码的全套解决方案

本文

主要介绍辅助verilog编码的三款工具，简化编码工作。

版本 说明
0.1 初版发布

三大利器

请查看往期博客：

  1. Emacs verilog-mode 的使用
  2. 代码预处理工具ep3的使用
  3. verilog中reg和wire的自动声明

verilog编码我们需要写什么？

如下代码，我们实际要写的，也就是真正的逻辑部分，而其他部分基本全部由以上三大利器完成。注意，正常使用顺序为：先ep3进行代码预处理，再verilog-mode进行AUTO处理，最后自动声明reg和wire。

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module demo(/*AUTOARG*/);
input                clk;
input                din1;
input [3:0]          din2;

@for i=0 to 5
output               dout@i;
@endfor

/*AUTOWIRE*/
/*AUTOREG*/
/*AUTO DECLARE*/

assign sig1 = &din_b[3:0];
//.........other logic

sub_mod i_sub_mod(/*AUTOINST*/);

endmodule

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